RTL Verification intern

Департамент разработки процессорных архитектур является частью полупроводникового дивизиона YADRO и ведёт разработку процессорных IP ядер RISC-V для использования в составе серверных, сетевых продуктов, систем хранения данных, планшетов и других устройств

Задачи:

• Функциональной и формальной верификацией RTL модулей
• Участвовать в создании системы регрессионного тестирования RTL

Требования:

• Вы возможно, обучаетесь на 3-4 курсе бакалавриата или 1- 2-ом курсе магистратуры
• Опыт верификации и/или разработки RTL (в том числе учебный)
• Знакомство с Verilog/SystemVerilog.
• Владение скриптовыми языками (Python)
• Знание Linux на уровне пользователя
• Знание английского языка на уровне чтения технической документации и умения вести переписку на технические темы.

Дополнительно приветствуем:

• Опыт программирования на ASM, С
• Знакомство с архитектурой 1+ процессора
• Опыт с системами Continuous Integration
• Знакомство с OVM/UVM
• Знакомство с современными SoC интерфейсами (AXI, AHB, OCP)
• Знакомство с cocotb

Будем рады предложить вам:

• Конкурентную заработную плату
• Гибкий рабочий график, возможность удаленной работы
• Программы обучения, развития сотрудников, возможность публикаций и поездок на конференции